本題鏈接：

https://hdlbits.01xz.net/wiki/Gates

好的，讓我們?cè)囍瑫r(shí)構(gòu)建幾個(gè)邏輯門。構(gòu)造一個(gè)有兩個(gè)輸入 a 和 b 的組合電路。

電路有7個(gè)輸出，每個(gè)輸出有一個(gè)邏輯門驅(qū)動(dòng)它：

• out_and: a 與 b

• out_or: a?或?b

• out_xor: a 異或?b

• out_nand: a 與非 b

• out_nor: a 或非 b

• out_xnor: a 異或非 b

• out_anotb: a 與 b非

預(yù)期解決方案長(zhǎng)度：約7行。

題目

答案

輸出波形

按位操作符包括：取反（~），與（&），或（|），異或（^），同或（~^）。

按位操作符對(duì) 2 個(gè)操作數(shù)的每 1bit 數(shù)據(jù)進(jìn)行按位操作。

如果 2 個(gè)操作數(shù)位寬不相等，則用 0 向左擴(kuò)展補(bǔ)充較短的操作數(shù)。

取反操作符只有一個(gè)操作數(shù)，它對(duì)操作數(shù)的每 1bit 數(shù)據(jù)進(jìn)行取反操作。

下圖給出了按位操作符的邏輯規(guī)則。

參考內(nèi)容：

2.4 Verilog 表達(dá)式?| 菜鳥教程：

https://www.runoob.com/w3cnote/verilog-expression.html